開(kāi)漏（Open-Drain）或開(kāi)集（Open-Collector）輸出需要外接上拉電阻，以下是具體原因：

1. 工作原理決定

• 開(kāi)漏輸出：

• 由N溝道MOSFET構(gòu)成，當(dāng)MOSFET導(dǎo)通時(shí)，輸出端被拉至低電平（接地）。

• 當(dāng)MOSFET截止時(shí)，輸出端呈現(xiàn)高阻抗?fàn)顟B(tài)，無(wú)法主動(dòng)輸出高電平。

• 開(kāi)集輸出：

• 由NPN雙極型晶體管構(gòu)成，當(dāng)晶體管導(dǎo)通時(shí)，輸出端被拉至低電平（接地）。

• 當(dāng)晶體管截止時(shí)，輸出端同樣呈現(xiàn)高阻抗?fàn)顟B(tài)。

2. 上拉電阻的作用

• 提供高電平：

• 在輸出端高阻抗時(shí)，上拉電阻將輸出端拉至高電平（通常為電源電壓VCC）。

• 實(shí)現(xiàn)線與邏輯：

• 在多設(shè)備共享總線的場(chǎng)景中（如I2C總線），上拉電阻使總線在空閑時(shí)保持高電平，當(dāng)任意設(shè)備拉低總線時(shí)，總線呈現(xiàn)低電平，實(shí)現(xiàn)線與邏輯。

3. 不接上拉電阻的后果

• 輸出高電平不穩(wěn)定：

• 輸出端高阻抗時(shí)，電平狀態(tài)不確定，可能受噪聲干擾。

• 無(wú)法實(shí)現(xiàn)線與邏輯：

• 總線在空閑時(shí)無(wú)法保持高電平，導(dǎo)致通信失敗。

4. 特殊情況

• 內(nèi)部集成上拉：

• 某些芯片（如部分微控制器）的I/O口可能內(nèi)置上拉電阻，可通過(guò)配置寄存器啟用，此時(shí)無(wú)需外部上拉電阻。

• 外部電路提供上拉：

• 如果后續(xù)電路（如總線）已提供上拉電阻，則無(wú)需重復(fù)添加。

5. 設(shè)計(jì)建議

• 上拉電阻取值：

• 通常選擇1kΩ至10kΩ，具體值需根據(jù)驅(qū)動(dòng)能力和信號(hào)速度要求調(diào)整。

• 功耗考慮：

• 上拉電阻過(guò)小會(huì)增加靜態(tài)功耗，過(guò)大則可能影響信號(hào)上升時(shí)間。

總結(jié)

開(kāi)漏/開(kāi)集輸出必須外接上拉電阻，以確保輸出高電平的穩(wěn)定性和實(shí)現(xiàn)線與邏輯。但在實(shí)際應(yīng)用中，若芯片內(nèi)部已集成上拉電阻或外部電路已提供上拉，則無(wú)需重復(fù)添加。