D觸發(fā)器有多種實現(xiàn)方式，下面以常見的上升沿觸發(fā)的CMOS D觸發(fā)器為例介紹其原理圖，它通常由傳輸門、反相器等基本邏輯門電路構(gòu)成。

原理圖結(jié)構(gòu)

• 數(shù)據(jù)輸入部分：包含一個數(shù)據(jù)輸入端D，用于接收待存儲的數(shù)據(jù)信號。

• 時鐘控制部分：時鐘信號CLK控制D觸發(fā)器的數(shù)據(jù)采樣時刻，本例為上升沿觸發(fā)，當(dāng)時鐘信號從低電平跳變到高電平時，觸發(fā)器對輸入數(shù)據(jù)進行采樣。

• 主從結(jié)構(gòu)：一般采用主從結(jié)構(gòu)，由主觸發(fā)器和從觸發(fā)器組成。主觸發(fā)器在時鐘的某個半周期（如低電平期間）接收輸入數(shù)據(jù)，從觸發(fā)器在時鐘的另一個半周期（如高電平期間）根據(jù)主觸發(fā)器的狀態(tài)更新輸出。

• 輸出部分：有兩個互補的輸出端Q和Q，Q為正常輸出，Q為反相輸出，且滿足Q和Q始終保持相反的邏輯狀態(tài)。

以下是一個簡化的CMOS上升沿D觸發(fā)器原理圖示意（實際電路會更復(fù)雜，涉及多個晶體管）：

D觸發(fā)器工作原理

狀態(tài)定義

• D：數(shù)據(jù)輸入端，其電平狀態(tài)表示要存儲的數(shù)據(jù)，可以是高電平（邏輯“1”）或低電平（邏輯“0”）。

• CLK：時鐘輸入端，用于控制D觸發(fā)器的數(shù)據(jù)采樣和狀態(tài)更新時刻。

• Q和Q：輸出端，Q為正常輸出，Q為反相輸出，且Q和Q始終互補。

工作過程（以上升沿觸發(fā)為例）

1. 時鐘低電平階段

• 主觸發(fā)器處于數(shù)據(jù)接收狀態(tài)，從觸發(fā)器保持原來的狀態(tài)不變。

• 傳輸門根據(jù)時鐘信號控制數(shù)據(jù)的傳輸。當(dāng)時鐘CLK為低電平時，與主觸發(fā)器相關(guān)的傳輸門導(dǎo)通，數(shù)據(jù)D可以傳輸?shù)街饔|發(fā)器中，主觸發(fā)器記錄下當(dāng)前的D值。但由于時鐘信號的限制，從觸發(fā)器不響應(yīng)主觸發(fā)器的狀態(tài)變化，輸出Q和Q保持原來的值。

• 例如，假設(shè)初始狀態(tài)Q=0，Q=1，若此時D=1，主觸發(fā)器會記錄下D=1的狀態(tài)，但從觸發(fā)器輸出不變，Q仍為0，Q仍為1。

2. 時鐘上升沿到來時刻

• 當(dāng)時鐘信號CLK從低電平跳變到高電平的瞬間（上升沿），主觸發(fā)器將當(dāng)前存儲的數(shù)據(jù)傳遞給從觸發(fā)器。

• 傳輸門的狀態(tài)發(fā)生改變，使得主觸發(fā)器的輸出能夠驅(qū)動從觸發(fā)器。從觸發(fā)器根據(jù)主觸發(fā)器傳遞過來的數(shù)據(jù)更新自己的狀態(tài)，輸出Q和Q發(fā)生變化。

• 繼續(xù)上面的例子，在時鐘上升沿，主觸發(fā)器將記錄的D=1狀態(tài)傳遞給從觸發(fā)器，從觸發(fā)器更新狀態(tài)，使Q=1，Q=0。

3. 時鐘高電平階段

• 主觸發(fā)器不再接收新的數(shù)據(jù)輸入，保持時鐘上升沿時刻的數(shù)據(jù)狀態(tài)。

• 從觸發(fā)器也保持更新后的狀態(tài)不變，直到下一個時鐘上升沿到來。

• 例如，在時鐘高電平期間，無論D如何變化，Q和Q都保持Q=1，Q=0的狀態(tài)。

4. 時鐘下降沿到來時刻

• 時鐘下降沿對上升沿觸發(fā)的D觸發(fā)器沒有影響，主從觸發(fā)器的狀態(tài)保持不變。

特性總結(jié)

• 單數(shù)據(jù)輸入：D觸發(fā)器只有一個數(shù)據(jù)輸入端D，其輸出狀態(tài)在時鐘上升沿（或下降沿，取決于觸發(fā)方式）跟隨輸入數(shù)據(jù)D的狀態(tài)變化。

• 邊沿觸發(fā)：只在時鐘信號的特定邊沿（上升沿或下降沿）對輸入數(shù)據(jù)進行采樣和狀態(tài)更新，具有較好的抗干擾能力，因為在一個時鐘周期內(nèi)，只要不出現(xiàn)時鐘邊沿的干擾，觸發(fā)器的狀態(tài)就不會改變。

• 記憶功能：D觸發(fā)器能夠存儲一位二進制數(shù)據(jù)，其輸出狀態(tài)會一直保持到下一個時鐘邊沿到來，直到根據(jù)新的輸入數(shù)據(jù)更新狀態(tài)。