您現(xiàn)在的位置：首頁 > 電子資訊 >基礎(chǔ)知識 > d觸發(fā)器工作原理邏輯圖六個與非門

d觸發(fā)器工作原理邏輯圖六個與非門

來源：

2025-06-04

類別：基礎(chǔ)知識

拍明芯城

用六個與非門構(gòu)成D觸發(fā)器是一種常見的實現(xiàn)方式，下面從結(jié)構(gòu)組成、工作過程、真值表輔助理解等方面詳細介紹其工作原理。

結(jié)構(gòu)組成

用六個與非門構(gòu)成的D觸發(fā)器電路通常包含主從兩部分結(jié)構(gòu)，每部分各由三個與非門組成，這種結(jié)構(gòu)實現(xiàn)了上升沿觸發(fā)的功能，其邏輯圖核心部分可理解為由兩個相互關(guān)聯(lián)的RS觸發(fā)器組成。

工作過程

正常工作階段（時鐘高電平）

主觸發(fā)器狀態(tài)：當(dāng)時鐘信號CLK為高電平時，主觸發(fā)器的兩個輸入控制端會受到數(shù)據(jù)輸入D和其反相信號的影響。假設(shè)D為1，為0，在主觸發(fā)器中，由于與非門的邏輯特性，其中一個與非門的輸出會受到的影響而變?yōu)?，進而使得主觸發(fā)器的輸出狀態(tài)根據(jù)D的值進行相應(yīng)改變。但此時主觸發(fā)器的輸出并不會直接傳遞到從觸發(fā)器。
從觸發(fā)器狀態(tài)：從觸發(fā)器由于時鐘信號CLK為高電平，其輸入被鎖定，保持原來的狀態(tài)不變，即輸出Q和維持之前的值。

時鐘上升沿觸發(fā)階段

主觸發(fā)器狀態(tài)鎖定：當(dāng)CLK從低電平跳變到高電平的瞬間（上升沿），主觸發(fā)器完成對D端信號的采樣，并將其狀態(tài)鎖定。例如，若D為1，主觸發(fā)器的輸出狀態(tài)就確定為對應(yīng)D = 1的狀態(tài)。
從觸發(fā)器狀態(tài)更新：隨后，當(dāng)CLK保持高電平一段時間后開始下降，但在下降沿到來之前，從觸發(fā)器開始接收主觸發(fā)器鎖定的狀態(tài)。從觸發(fā)器根據(jù)主觸發(fā)器的輸出狀態(tài)，通過內(nèi)部的與非門邏輯運算，更新自己的輸出Q和。例如，若主觸發(fā)器輸出表明D = 1，從觸發(fā)器就會將Q置為1，置為0。

時鐘低電平階段

主觸發(fā)器狀態(tài)不受影響：當(dāng)CLK為低電平時，主觸發(fā)器的輸入控制端不再受D和變化的影響，其狀態(tài)保持不變。
從觸發(fā)器狀態(tài)保持：從觸發(fā)器同樣由于時鐘信號CLK為低電平，輸出狀態(tài)被鎖定，維持之前在時鐘上升沿后更新的狀態(tài)，直到下一個時鐘上升沿到來。

真值表輔助理解

CLK	D	主觸發(fā)器狀態(tài)（示意）	從觸發(fā)器輸出Q（下一狀態(tài)）	（下一狀態(tài)）
0	×	保持原狀態(tài)	保持原狀態(tài)	保持原狀態(tài)
↑	0	根據(jù)D = 0改變	0	1
↑	1	根據(jù)D = 1改變	1	0
1	×	狀態(tài)鎖定	保持上升沿后的狀態(tài)	保持上升沿后的狀態(tài)
↓	×	無影響	保持原狀態(tài)	保持原狀態(tài)

CLK = 0：無論D為何值，主觸發(fā)器和從觸發(fā)器都保持原來的狀態(tài)，因為時鐘信號低電平時，與非門的輸入被鎖定，不響應(yīng)D的變化。
CLK上升沿（↑）：主觸發(fā)器根據(jù)D的值改變狀態(tài)，若D = 0，主觸發(fā)器輸出會使從觸發(fā)器在后續(xù)更新為Q = 0， = 1；若D = 1，主觸發(fā)器輸出會使從觸發(fā)器更新為Q = 1， = 0。
CLK = 1：主觸發(fā)器狀態(tài)鎖定，從觸發(fā)器保持上升沿后更新的狀態(tài)，不受D變化的影響。
CLK下降沿（↓）：主觸發(fā)器和從觸發(fā)器狀態(tài)均保持不變，等待下一個上升沿的到來。

異步控制功能（若有）

雖然基本六個與非門構(gòu)成的D觸發(fā)器可能不包含異步控制端，但在實際應(yīng)用中，可以通過在主從觸發(fā)器的適當(dāng)位置添加額外的與非門來實現(xiàn)異步置位和復(fù)位功能。例如，添加一個異步置位端和一個異步復(fù)位端，當(dāng)為低電平時，無論時鐘和D的狀態(tài)如何，輸出Q會被強制置為1；當(dāng)為低電平時，輸出Q會被強制置為0。