74LS73集成電路：雙J-K觸發(fā)器的深入解析

　　74LS73是一款廣受歡迎的數(shù)字集成電路，屬于TTL（Transistor-Transistor Logic）家族的低功耗肖特基（LS）系列。它內(nèi)部集成了兩個獨立的、下降沿觸發(fā)的J-K主從觸發(fā)器，并且每個觸發(fā)器都帶有直接清除（Clear）輸入端。因其穩(wěn)定可靠的性能和廣泛的應(yīng)用領(lǐng)域，74LS73在數(shù)字電路設(shè)計中占據(jù)著重要地位，常用于構(gòu)建計數(shù)器、移位寄存器、分頻器以及各種時序邏輯電路。

　　一、74LS73引腳圖詳解

　　理解集成電路的引腳功能是正確使用它的前提。74LS73采用14引腳雙列直插式封裝（DIP-14），其引腳排列和功能分配如下所示：

　　引腳1 (1CLR)：這是第一個J-K觸發(fā)器的異步清除輸入端。當(dāng)該引腳為低電平（邏輯'0'）時，無論時鐘輸入端CP的狀態(tài)如何，也不論J和K輸入端的狀態(tài)如何，第一個J-K觸發(fā)器都會被強制復(fù)位，其輸出端1Q被清除為低電平，1$overline{Q}$被置為高電平。這是一個異步操作，優(yōu)先級高于同步操作（即J、K和CP的聯(lián)合作用）。

　　引腳2 (1Q)：第一個J-K觸發(fā)器的正常輸出端。它的狀態(tài)會根據(jù)J、K和CP的輸入以及CLR的狀態(tài)而改變。

　　引腳3 (1$overline{Q}$)：第一個J-K觸發(fā)器的反向輸出端。它的狀態(tài)總是與1Q相反。如果1Q為高電平，則1$overline{Q}$為低電平，反之亦然。

　　引腳4 (1CP)：第一個J-K觸發(fā)器的時鐘輸入端。74LS73的觸發(fā)器是下降沿觸發(fā)的，這意味著輸出狀態(tài)的變化只發(fā)生在時鐘信號從高電平跳變到低電平的瞬間。在時鐘高電平或低電平期間，J和K輸入端的任何變化都不會直接影響輸出狀態(tài)，除非在時鐘的下降沿到來時這些輸入已被穩(wěn)定。

　　引腳5 (1K)：第一個J-K觸發(fā)器的K輸入端。K輸入與J輸入一起決定了觸發(fā)器在時鐘下降沿到來時的行為模式。

　　引腳6 (1J)：第一個J-K觸發(fā)器的J輸入端。J輸入與K輸入一起決定了觸發(fā)器在時鐘下降沿到來時的行為模式。

　　引腳7 (GND)：接地引腳，連接到電路的公共地線，通常是0V電位。這是所有數(shù)字集成電路正常工作必不可少的電源連接。

　　引腳8 (2J)：第二個J-K觸發(fā)器的J輸入端。功能與引腳6類似，但對應(yīng)第二個觸發(fā)器。

　　引腳9 (2K)：第二個J-K觸發(fā)器的K輸入端。功能與引腳5類似，但對應(yīng)第二個觸發(fā)器。

　　引腳10 (2CP)：第二個J-K觸發(fā)器的時鐘輸入端。功能與引腳4類似，但對應(yīng)第二個觸發(fā)器。同樣是下降沿觸發(fā)。

　　引腳11 (2$overline{Q}$)：第二個J-K觸發(fā)器的反向輸出端。功能與引腳3類似，但對應(yīng)第二個觸發(fā)器。

　　引腳12 (2Q)：第二個J-K觸發(fā)器的正常輸出端。功能與引腳2類似，但對應(yīng)第二個觸發(fā)器。

　　引腳13 (2CLR)：第二個J-K觸發(fā)器的異步清除輸入端。功能與引腳1類似，但對應(yīng)第二個觸發(fā)器。當(dāng)該引腳為低電平（邏輯'0'）時，第二個J-K觸發(fā)器被強制復(fù)位，其輸出端2Q被清除為低電平，2$overline{Q}$被置為高電平。

　　引腳14 (VCC)：電源輸入引腳，連接到正電源電壓，對于TTL器件通常是+5V。這是芯片正常工作所需的電源供應(yīng)。

　　從引腳圖可以看出，兩個J-K觸發(fā)器的引腳分布是相對獨立的，除了共享VCC和GND之外，每個觸發(fā)器都有自己獨立的J、K、CP、CLR輸入以及Q和$overline{Q}$輸出。這種設(shè)計提供了極大的靈活性，允許工程師獨立地控制和利用兩個觸發(fā)器。

　　二、74LS73功能表與操作模式分析

　　74LS73的功能表詳細描述了觸發(fā)器在不同輸入條件下的工作狀態(tài)。由于其異步清除功能的存在，我們首先要考慮清除輸入端（CLR）的狀態(tài)，因為它具有最高優(yōu)先級。

　　以下是單個J-K觸發(fā)器（例如，第一個觸發(fā)器，對應(yīng)輸入1CLR, 1J, 1K, 1CP和輸出1Q, 1$overline{Q}$）的功能表：

　　74LS73單個J-K觸發(fā)器功能表

　　異步輸入同步輸入（時鐘下降沿前）輸出（時鐘下降沿后）操作模式

　　CLRCPJK

　　LXXX

　　H↓LL

　　H↓HL

　　H↓LH

　　H↓HH

　　HHXX

　　HLXX

　　H↑XX

　　導(dǎo)出到 Google 表格

　　符號說明：

　　H：高電平（邏輯'1'）

　　L：低電平（邏輯'0'）

　　X：任意狀態(tài)（可以是高電平或低電平，不影響操作）

　　↓：時鐘從高電平到低電平的下降沿

　　↑：時鐘從低電平到高電平的上升沿

　　Q$_n$：觸發(fā)器在當(dāng)前時鐘下降沿到來之前的輸出狀態(tài)

　　$overline{Q}$$_{n}$：觸發(fā)器在當(dāng)前時鐘下降沿到來之前的反向輸出狀態(tài)

　　Q$_{n+1}$：觸發(fā)器在時鐘下降沿到來之后的輸出狀態(tài)

　　$overline{Q}$$_{n+1}$：觸發(fā)器在時鐘下降沿到來之后的反向輸出狀態(tài)

　　接下來，我們對每種操作模式進行詳細解讀：

　　1. 異步清除模式 (CLR = L)

　　條件：當(dāng)清除輸入端（CLR）被置為低電平（L）時。

　　結(jié)果：觸發(fā)器的輸出1Q（或2Q）立即被強制清零為低電平，而其反向輸出1$overline{Q}（或2overline{Q}$）被置為高電平。

　　特性：這種操作是異步的，這意味著它不受時鐘信號CP和同步輸入J、K的控制。只要CLR為低電平，觸發(fā)器就會保持清除狀態(tài)。無論J、K和CP處于何種狀態(tài)，CLR低電平都將覆蓋所有其他操作。這在系統(tǒng)上電復(fù)位、錯誤狀態(tài)恢復(fù)或初始化時非常有用。

　　2. 同步操作模式 (CLR = H)

　　當(dāng)清除輸入端CLR為高電平（H）時，觸發(fā)器進入同步工作模式，其輸出狀態(tài)的變化將由J、K輸入和時鐘CP的下降沿共同決定。

　　保持模式 (J = L, K = L)

　　條件：在時鐘CP的下降沿到來之前，J輸入為低電平，K輸入也為低電平。

　　結(jié)果：觸發(fā)器的輸出狀態(tài)保持不變，即Q$_{n+1}$ = Q$_n$。無論時鐘信號如何變化，只要J和K都為低電平，觸發(fā)器就會記住并保持其當(dāng)前狀態(tài)。這就像一個存儲單元，在接收到新的指令之前，持續(xù)保存其數(shù)據(jù)。

　　置位模式 (J = H, K = L)

　　條件：在時鐘CP的下降沿到來之前，J輸入為高電平，K輸入為低電平。

　　結(jié)果：觸發(fā)器的輸出Q${n+1}被置為高電平，overline{Q}$${n+1}$被置為低電平。這種模式常用于將觸發(fā)器設(shè)置為邏輯“1”狀態(tài)。

　　復(fù)位模式 (J = L, K = H)

　　條件：在時鐘CP的下降沿到來之前，J輸入為低電平，K輸入為高電平。

　　結(jié)果：觸發(fā)器的輸出Q${n+1}被置為低電平，overline{Q}$${n+1}$被置為高電平。這種模式常用于將觸發(fā)器設(shè)置為邏輯“0”狀態(tài)。

　　翻轉(zhuǎn)模式 (J = H, K = H)

　　條件：在時鐘CP的下降沿到來之前，J輸入為高電平，K輸入也為高電平。

　　結(jié)果：觸發(fā)器的輸出Q${n+1}將翻轉(zhuǎn)其當(dāng)前狀態(tài)，即如果Qn是高電平，則Q{n+1}變?yōu)榈碗娖?；如果Qn是低電平，則Q{n+1}變?yōu)楦唠娖?。同時，overline{Q}$${n+1}$也相應(yīng)翻轉(zhuǎn)。這個模式是J-K觸發(fā)器區(qū)別于S-R觸發(fā)器的關(guān)鍵特性，因為它解決了S-R觸發(fā)器在S=H, R=H時的不確定狀態(tài)問題。翻轉(zhuǎn)模式使其成為構(gòu)建計數(shù)器和分頻器的理想選擇。

　　3. 時鐘非下降沿期間 (CP = H, L, ↑)

　　條件：當(dāng)CLR為高電平，且時鐘CP處于高電平、低電平或正在經(jīng)歷上升沿時。

　　結(jié)果：觸發(fā)器的輸出狀態(tài)Q$_{n+1}$ = Q$_n$，即保持不變。

　　特性：74LS73是下降沿觸發(fā)的觸發(fā)器。這意味著只有在時鐘信號從高電平變?yōu)榈碗娖降乃查g，J和K輸入才會被采樣，并根據(jù)功能表更新輸出。在時鐘的其他階段，即使J和K輸入發(fā)生變化，觸發(fā)器的輸出也不會立即響應(yīng)。這種同步行為確保了電路的穩(wěn)定性和可預(yù)測性，避免了輸入抖動或毛刺對輸出的直接影響。

　　三、74LS73的應(yīng)用舉例

　　74LS73 J-K觸發(fā)器的靈活性使其在各種數(shù)字電路應(yīng)用中都非常有用。

　　1. 計數(shù)器

　　通過將J和K輸入都連接到高電平（H），使觸發(fā)器工作在翻轉(zhuǎn)模式，然后將一個觸發(fā)器的輸出Q連接到下一個觸發(fā)器的時鐘輸入CP，就可以輕松構(gòu)建一個異步二進制計數(shù)器。例如，一個4位的二進制計數(shù)器可以通過串聯(lián)四個74LS73觸發(fā)器實現(xiàn)。每個觸發(fā)器在接收到前一個觸發(fā)器Q輸出的下降沿時翻轉(zhuǎn)，從而實現(xiàn)二進制計數(shù)。這種計數(shù)器通常稱為紋波計數(shù)器，因為時鐘信號像紋波一樣從一個觸發(fā)器傳播到下一個觸發(fā)器。

　　2. 分頻器

　　將J和K都連接到高電平（H），并輸入一個時鐘信號到CP端，74LS73就可以實現(xiàn)二分頻。每當(dāng)輸入時鐘CP產(chǎn)生一個下降沿，觸發(fā)器的輸出Q就會翻轉(zhuǎn)一次，因此輸出信號的頻率將是輸入時鐘頻率的一半。這是數(shù)字電路中實現(xiàn)頻率劃分的最基本方法之一。多個74LS73可以串聯(lián)起來實現(xiàn)多級分頻，例如，兩個觸發(fā)器可以實現(xiàn)四分頻（22），三個可以實現(xiàn)八分頻（23），以此類推。

　　3. 移位寄存器

　　J-K觸發(fā)器也可以作為移位寄存器的基本單元。通過巧妙地連接觸發(fā)器的Q輸出到下一個觸發(fā)器的J和K輸入，并使用公共時鐘，可以實現(xiàn)數(shù)據(jù)的串行移位。雖然專用的移位寄存器芯片（如74LS164/165）更常見，但J-K觸發(fā)器在某些特定移位寄存器設(shè)計中仍有其應(yīng)用。

　　4. 數(shù)據(jù)存儲與鎖存

　　在J=L, K=L的保持模式下，74LS73可以作為一位存儲器，鎖存數(shù)據(jù)直到下一個時鐘下降沿到來。這在需要暫時存儲某個狀態(tài)或數(shù)據(jù)位的情況下非常有用。

　　5. 其他時序邏輯電路

　　74LS73還可以用于構(gòu)建更復(fù)雜的時序邏輯，例如序列發(fā)生器、狀態(tài)機等。其異步清除功能對于實現(xiàn)系統(tǒng)復(fù)位和初始化至關(guān)重要，而J-K模式的靈活性則允許設(shè)計師根據(jù)需求構(gòu)建各種邏輯。

　　四、使用74LS73時的注意事項

　　在使用74LS73時，有幾個重要的實踐點需要注意：

　　電源和接地：確保VCC和GND連接正確且穩(wěn)定。不穩(wěn)定的電源可能導(dǎo)致觸發(fā)器誤動作。

　　時鐘信號：74LS73是下降沿觸發(fā)的。時鐘信號的上升和下降時間（邊沿速率）應(yīng)該在芯片規(guī)范允許的范圍內(nèi)。過慢的邊沿可能導(dǎo)致不確定的觸發(fā)。

　　J、K輸入穩(wěn)定性：在時鐘下降沿到來之前，J和K輸入必須保持穩(wěn)定。存在建立時間（Setup Time）和保持時間（Hold Time）的要求。如果在時鐘下降沿附近J或K輸入發(fā)生變化，可能會導(dǎo)致觸發(fā)器進入不確定狀態(tài)或產(chǎn)生亞穩(wěn)態(tài)。

　　未使用的輸入：所有未使用的輸入引腳（J、K、CP、CLR）不應(yīng)懸空。通常，J和K輸入可以連接到VCC（高電平）或GND（低電平），而未使用的時鐘輸入CP通常連接到GND，或者如果觸發(fā)器完全不使用，則其所有輸入都可以連接到GND。清除輸入CLR通常建議連接到VCC，除非需要異步清除功能。

　　輸出負載：74LS73的輸出驅(qū)動能力有限，不能直接驅(qū)動大電流負載。如果需要驅(qū)動LED或其他高電流器件，應(yīng)使用限流電阻或緩沖器。

　　噪聲和去耦：在電源引腳VCC和GND之間放置一個0.1$mu$F的去耦電容靠近芯片，有助于濾除電源噪聲，提高電路穩(wěn)定性。

　　級聯(lián)延遲：在構(gòu)建異步計數(shù)器等級聯(lián)電路時，要注意觸發(fā)器的傳播延遲。隨著級數(shù)的增加，總的延遲會累積，這可能會限制電路的最高工作頻率。對于需要高速操作的應(yīng)用，同步計數(shù)器（如74LS163/161）可能更合適。

　　五、總結(jié)

　　74LS73作為一款經(jīng)典的J-K觸發(fā)器集成電路，以其雙觸發(fā)器配置、下降沿觸發(fā)特性和異步清除功能，在數(shù)字邏輯電路設(shè)計中發(fā)揮著不可或缺的作用。掌握其引腳功能和操作模式是理解和應(yīng)用其構(gòu)建計數(shù)器、分頻器、移位寄存器等時序電路的基礎(chǔ)。通過合理的設(shè)計和遵循使用規(guī)范，74LS73能夠提供穩(wěn)定可靠的數(shù)字邏輯功能，為各種電子系統(tǒng)提供強大支持。雖然現(xiàn)代設(shè)計中可能更多地采用可編程邏輯器件（如FPGA或CPLD），但理解和掌握像74LS73這樣的基礎(chǔ)邏輯器件，對于任何數(shù)字電路工程師來說仍然是至關(guān)重要的。