74LS373 功能及使用方法詳解

74LS373 是一款廣泛應用于數(shù)字電路中的八路三態(tài) D 型透明鎖存器。它在微控制器、存儲器接口、數(shù)據(jù)傳輸以及各種數(shù)字系統(tǒng)設(shè)計中扮演著至關(guān)重要的角色。本篇將詳細闡述 74LS373 的功能、工作原理、引腳定義、典型應用、選型考量以及相關(guān)注意事項，力求為您提供全面而深入的理解。

1. 74LS373 概述與基本功能

74LS373 屬于 TTL（Transistor-Transistor Logic，晶體管-晶體管邏輯）家族的低功耗肖特基（LS）系列集成電路。其核心功能是實現(xiàn)數(shù)據(jù)的鎖存，即在特定控制信號的驅(qū)動下，將輸入數(shù)據(jù)“捕獲”并保持在輸出端。它之所以被稱為“透明鎖存器”，是因為當其使能信號（Latch Enable，LE）為高電平時，輸入數(shù)據(jù)可以直接透傳到輸出端，此時鎖存器就像是“透明”的，輸入的變化會立即反映到輸出。當 LE 信號變?yōu)榈碗娖綍r，鎖存器將鎖存住 LE 信號由高到低轉(zhuǎn)換瞬間的輸入數(shù)據(jù)，此后即使輸入數(shù)據(jù)發(fā)生變化，輸出也將保持不變，直到 LE 再次變?yōu)楦唠娖健?/span>

此外，74LS373 還具備“三態(tài)輸出”特性。這意味著其輸出端（Q0-Q7）除了高電平（High）、低電平（Low）兩種有效邏輯狀態(tài)外，還能呈現(xiàn)出高阻態(tài)（High Impedance）。高阻態(tài)下，輸出引腳呈現(xiàn)出極高的阻抗，近似于開路，從而允許多個器件的輸出線并聯(lián)到同一總線上，避免數(shù)據(jù)沖突，實現(xiàn)總線共享。這一特性在總線型數(shù)據(jù)通信系統(tǒng)中尤為重要。

74LS373 內(nèi)部集成了 8 個獨立的 D 型鎖存器，每個鎖存器都有一個數(shù)據(jù)輸入（D）和一個數(shù)據(jù)輸出（Q）。這 8 個鎖存器共享兩個公共控制輸入：鎖存使能 (LE) 和 輸出使能 (OE)。正是這兩個控制信號的協(xié)同作用，賦予了 74LS373 強大的數(shù)據(jù)控制能力。

2. 74LS373 內(nèi)部結(jié)構(gòu)與工作原理

理解 74LS373 的工作原理，需要深入其內(nèi)部的邏輯門級結(jié)構(gòu)。每個 D 型鎖存器單元通常由一個或多個與非門（NAND gates）或或非門（NOR gates）以及反饋回路構(gòu)成，以實現(xiàn)數(shù)據(jù)的存儲功能。

2.1 D 型鎖存器單元

一個基本的 D 型鎖存器可以由兩個背靠背連接的或非門（或與非門）實現(xiàn)，并輔以一個控制門。當 LE 信號為高電平且輸入 D 信號發(fā)生變化時，輸出 Q 立即跟隨 D。當 LE 信號變?yōu)榈碗娖胶?，反饋回路將當前?shù)據(jù)“鎖定”在鎖存器內(nèi)部，使得輸出 Q 保持不變，獨立于 D 的后續(xù)變化。這種設(shè)計確保了數(shù)據(jù)在特定時刻被精確地捕獲和保持。

2.2 鎖存使能 (LE) 信號的作用

LE 信號是控制數(shù)據(jù)透明傳輸和數(shù)據(jù)鎖存的關(guān)鍵。

• LE = 高電平 (邏輯 '1')：此時，8 個 D 型鎖存器均處于“透明”模式。這意味著輸入數(shù)據(jù)（D0-D7）將直接通過內(nèi)部邏輯門傳輸?shù)礁髯缘妮敵龆耍≦0-Q7）。任何輸入數(shù)據(jù)的變化都會立即反映到輸出端。這使得 74LS373 可以用作一個簡單的數(shù)據(jù)緩沖器或直通器。

• LE = 低電平 (邏輯 '0')：當 LE 從高電平變?yōu)榈碗娖降南陆笛貢r，鎖存器將捕獲并鎖定住此時刻的輸入數(shù)據(jù)。此后，無論 D0-D7 如何變化，Q0-Q7 都將保持鎖定狀態(tài)下的數(shù)據(jù)，直到 LE 再次變?yōu)楦唠娖?。這便是其“鎖存”功能的體現(xiàn)，實現(xiàn)了對數(shù)據(jù)的采樣和保持。

2.3 輸出使能 (OE) 信號的作用

OE 信號是控制三態(tài)輸出狀態(tài)的關(guān)鍵。

• OE = 低電平 (邏輯 '0')：此時，8 個輸出端（Q0-Q7）處于正常工作狀態(tài)，它們會輸出鎖存器內(nèi)部存儲的數(shù)據(jù)（當 LE 處于低電平時）或透傳的輸入數(shù)據(jù)（當 LE 處于高電平時）。

• OE = 高電平 (邏輯 '1')：此時，8 個輸出端（Q0-Q7）全部進入高阻態(tài)。在高阻態(tài)下，這些引腳既不輸出高電平也不輸出低電平，而是呈現(xiàn)出非常高的阻抗，如同斷開連接一般。這種狀態(tài)允許其他器件驅(qū)動連接到同一總線上的線路，避免了電流沖突和數(shù)據(jù)總線上的競爭問題。當 74LS373 用于多路復用或總線共享時，此特性至關(guān)重要。

這兩個控制信號的獨立性使得 74LS373 具有極大的靈活性。用戶可以先通過 LE 信號將數(shù)據(jù)鎖存，然后在需要時通過 OE 信號來控制這些數(shù)據(jù)是否輸出到總線上。

3. 74LS373 引腳定義

74LS373 通常采用 20 引腳 DIP（Dual In-line Package）或 SOIC（Small Outline Integrated Circuit）封裝。以下是其典型引腳功能定義：

注意：在一些數(shù)據(jù)手冊中，DIP 封裝的 74LS373 的引腳可能并非嚴格按照從 1D0 到 1D7 順序排列，例如 2D4-2D7 可能緊隨 1D3 之后，然后是 1Q4-1Q7。以上表格列出的引腳名稱是按照其功能對應的，實際使用時務必參照具體的芯片數(shù)據(jù)手冊。大多數(shù) 74LS373 的引腳 D0-D7 對應 Q0-Q7 都是直通的，即 D0 對應 Q0，D1 對應 Q1，以此類推。

4. 74LS373 典型應用場景

74LS373 的多功能性使其在數(shù)字系統(tǒng)中有著廣泛的應用。

4.1 數(shù)據(jù)總線接口與緩沖

這是 74LS373 最常見的應用之一。在微處理器系統(tǒng)中，CPU 經(jīng)常需要向外設(shè)或存儲器發(fā)送數(shù)據(jù)。由于 CPU 的數(shù)據(jù)線數(shù)量有限，或者為了隔離不同模塊之間的負載，74LS373 可以作為數(shù)據(jù)總線的緩沖器或隔離器。

• 當 CPU 向外部設(shè)備寫入數(shù)據(jù)時，CPU 將數(shù)據(jù)放到數(shù)據(jù)總線上，然后通過控制 74LS373 的 LE 信號使其透明，數(shù)據(jù)便傳遞到外部設(shè)備；當數(shù)據(jù)穩(wěn)定后，將 LE 信號拉低，74LS373 將數(shù)據(jù)鎖存。

• 當 CPU 需要從外部設(shè)備讀取數(shù)據(jù)時，如果外部設(shè)備也連接到同一條數(shù)據(jù)總線，CPU 會將自己的數(shù)據(jù)線設(shè)置為高阻態(tài)，并通過控制 74LS373 的 OE 信號使其輸出為高阻態(tài)，避免沖突。當外部設(shè)備準備好數(shù)據(jù)后，將 74LS373 的 OE 信號拉低，使其輸出數(shù)據(jù)到總線上，供 CPU 讀取。

4.2 存儲器地址鎖存

在許多微處理器系統(tǒng)中，地址線和數(shù)據(jù)線是分時復用的（例如 8086/8088 處理器）。這意味著在某個時鐘周期內(nèi)，這些引腳可能傳輸?shù)刂沸畔?；而在另一個時鐘周期，它們可能傳輸數(shù)據(jù)信息。為了在正確的時序下將地址信息從分時復用的總線中分離出來并保持住，以便存儲器或其他外設(shè)能夠穩(wěn)定地接收，74LS373 是理想的選擇。

• 在地址有效期間，微處理器發(fā)出 ALE (Address Latch Enable) 信號，將 74LS373 的 LE 信號置高，使地址總線上的地址信息透明地通過 74LS373。

• 當 ALE 信號變?yōu)榈碗娖綍r，74LS373 鎖存住地址信息，即使總線隨后開始傳輸數(shù)據(jù)，鎖存器輸出的地址仍保持不變，從而為存儲器提供了穩(wěn)定的地址信號。

4.3 外設(shè)端口擴展

當微控制器或微處理器需要控制多個外設(shè)，但其自身的 I/O 引腳不足時，74LS373 可以用于擴展輸出端口。通過一個 74LS373，一個 8 位的輸出端口可以提供 8 路獨立的控制信號。

• 微控制器將要輸出的 8 位數(shù)據(jù)（例如控制繼電器、LED 陣列等）發(fā)送到 74LS373 的數(shù)據(jù)輸入端。

• 通過控制 74LS373 的 LE 和 OE 信號，微控制器可以靈活地將這些數(shù)據(jù)輸出到外部電路，并保持其狀態(tài)，而不必持續(xù)占用微控制器的 I/O 引腳。

4.4 LED 顯示驅(qū)動

在需要驅(qū)動多位 LED 數(shù)碼管或 LED 矩陣顯示時，74LS373 可以用于鎖存顯示數(shù)據(jù)。通過時分復用技術(shù)，可以用較少的 I/O 口驅(qū)動復雜的顯示器。

• 例如，要顯示一個 8 位數(shù)字，可以將每一位的段碼數(shù)據(jù)依次發(fā)送給 74LS373，并配合位選信號，從而實現(xiàn)動態(tài)掃描顯示。74LS373 負責鎖存每一位數(shù)字的段碼，保證在掃描過程中數(shù)據(jù)的穩(wěn)定性。

4.5 多路數(shù)據(jù)選擇器/分配器

雖然 74LS373 主要用作鎖存器，但其三態(tài)輸出特性使其可以參與構(gòu)建簡單的多路數(shù)據(jù)選擇或分配系統(tǒng)。通過多個 74LS373 并聯(lián)連接到同一總線上，并根據(jù)控制信號選擇性地使能其中一個 74LS373 的輸出，可以實現(xiàn)數(shù)據(jù)的多路復用。

5. 74LS373 使用方法與設(shè)計考量

正確使用 74LS373 需要考慮其電氣特性、時序要求以及與外部電路的接口。

5.1 電源與接地

• VCC：通常連接到 +5V 直流電源。確保電源電壓穩(wěn)定且在 74LS373 的工作電壓范圍內(nèi)（一般為 4.75V 至 5.25V）。

• GND：連接到電路的公共地。良好的接地是確保電路穩(wěn)定性和抗干擾能力的基礎(chǔ)。

5.2 輸入/輸出連接

• 輸入端 (D0-D7)：連接到數(shù)據(jù)源。輸入信號必須滿足 TTL 兼容的邏輯電平要求：邏輯高電平通常大于 2V，邏輯低電平通常小于 0.8V。

• 輸出端 (Q0-Q7)：連接到負載電路。74LS373 的輸出電流能力有限，直接驅(qū)動大電流負載可能導致電壓下降或芯片損壞。必要時，應使用緩沖器或驅(qū)動器。

5.3 控制信號時序

5.3.1 鎖存使能 (LE) 的時序

LE 信號的時序是 74LS373 正常工作的關(guān)鍵。

• 建立時間 (Setup Time, tsu)：在 LE 信號從高電平變?yōu)榈碗娖剑ㄏ陆笛兀┲?，?shù)據(jù)輸入 D 必須保持穩(wěn)定至少 tsu 時間。這是為了確保鎖存器能夠正確地捕獲數(shù)據(jù)。

• 保持時間 (Hold Time, th)：在 LE 信號下降沿之后，數(shù)據(jù)輸入 D 必須保持穩(wěn)定至少 th 時間。對于 74LS373 而言，通常保持時間為正值，意味著在下降沿后，數(shù)據(jù)仍需保持一小段時間。

• 脈沖寬度 (Pulse Width, tw)：LE 信號高電平持續(xù)時間必須足夠長，以確保數(shù)據(jù)能夠透明地通過。

5.3.2 輸出使能 (OE) 的時序

OE 信號主要控制輸出狀態(tài)的轉(zhuǎn)換。

• 輸出使能延遲 (Output Enable Delay, tPZH/tPZL)：從 OE 信號變?yōu)榈碗娖降捷敵鰪母咦钁B(tài)變?yōu)橛行н壿嬰娖剿璧臅r間。

• 輸出禁用延遲 (Output Disable Delay, tPHZ/tPLZ)：從 OE 信號變?yōu)楦唠娖降捷敵鰪挠行н壿嬰娖阶優(yōu)楦咦钁B(tài)所需的時間。

在設(shè)計中，必須嚴格遵守數(shù)據(jù)手冊中提供的這些時序參數(shù)，否則可能導致數(shù)據(jù)采樣錯誤或總線競爭問題。

5.4 未用引腳處理

• 未使用的輸入引腳：對于未使用的 D 輸入引腳，通常建議將其連接到地 (GND) 或 VCC，以避免浮空輸入可能導致的噪聲干擾或不確定的邏輯狀態(tài)。對于 TTL 器件，浮空輸入通常被解釋為高電平。

• 未使用的輸出引腳：未使用的 Q 輸出引腳可以懸空。

5.5 去耦電容

在 VCC 和 GND 引腳之間盡可能靠近芯片放置一個 0.1μF 的陶瓷去耦電容。這個電容能夠濾除電源線上的高頻噪聲，并為芯片提供瞬時電流，從而改善芯片的穩(wěn)定性和可靠性。對于多個數(shù)字芯片，每個芯片都應配備獨立的去耦電容。

5.6 功耗與散熱

74LS373 屬于低功耗肖特基系列，其功耗相對較低。但在大規(guī)模應用中，多個芯片的功耗累積也需考慮。確保電源能夠提供足夠的電流，并在必要時考慮散熱措施，尤其是在高溫環(huán)境下。

6. 74LS373 與其他同類器件的比較

除了 74LS373，還有一些功能類似但特性略有不同的同類器件。

6.1 74LS374 (D 型觸發(fā)器)

• 74LS373 (鎖存器)：是電平觸發(fā)器件。當 LE 為高電平時，輸出跟隨輸入；當 LE 變?yōu)榈碗娖綍r，輸出鎖存。

• 74LS374 (觸發(fā)器)：是邊沿觸發(fā)器件，通常是上升沿觸發(fā)。只有在時鐘（CLK）信號的有效沿到來時，輸入數(shù)據(jù)才會被采樣并傳遞到輸出，并在整個時鐘周期內(nèi)保持。

選擇鎖存器還是觸發(fā)器取決于具體的應用需求。如果需要在某個電平狀態(tài)下透明傳輸數(shù)據(jù)并在電平轉(zhuǎn)換時捕獲數(shù)據(jù)，則選擇鎖存器。如果需要嚴格按照時鐘邊沿同步數(shù)據(jù)，則選擇觸發(fā)器。

6.2 其他邏輯系列

• 74F373 (快速 TTL)：速度比 74LS373 更快，但功耗也更高。

• 74HC373 (高速 CMOS)：基于 CMOS 工藝，功耗更低，但通常對輸入信號的上升/下降時間有更嚴格的要求，并且工作電壓范圍更廣（通常 2V-6V）。在現(xiàn)代設(shè)計中，CMOS 器件因其低功耗和寬電壓范圍而更受歡迎。

• 74LVCH373 (低電壓 CMOS)：專為低電壓應用設(shè)計，如 3.3V 或 1.8V 系統(tǒng)。

在選擇器件時，需要綜合考慮速度、功耗、工作電壓、驅(qū)動能力以及成本等因素。對于新的設(shè)計，通常會優(yōu)先考慮 CMOS 系列的低功耗器件。

7. 74LS373 的局限性與替代方案

盡管 74LS373 功能強大且應用廣泛，但它也存在一些局限性。

7.1 速度與功耗

作為 TTL LS 系列的器件，74LS373 的速度相對于現(xiàn)代的高速 CMOS 或 FPGA/CPLD 等可編程邏輯器件而言是較慢的。在需要極高數(shù)據(jù)傳輸速率的應用中，它可能無法滿足需求。同時，與 CMOS 邏輯相比，其功耗相對較高。

7.2 可編程性限制

74LS373 是一種固定功能的芯片，其邏輯功能在制造時就已確定，無法進行編程或修改。這在需要靈活邏輯或復雜控制的應用中存在局限。

7.3 替代方案

在許多現(xiàn)代數(shù)字系統(tǒng)設(shè)計中，出于集成度、靈活性、功耗和成本的考慮，74LS373 可能會被以下器件替代：

• 微控制器/FPGA/CPLD：對于需要更復雜邏輯或大量 I/O 控制的應用，微控制器、現(xiàn)場可編程門陣列（FPGA）或復雜可編程邏輯器件（CPLD）是更優(yōu)的選擇。它們可以通過軟件或硬件描述語言（HDL）實現(xiàn)任意邏輯功能，包括鎖存、緩沖和總線控制。

• 高速緩沖器/收發(fā)器：對于純粹的數(shù)據(jù)緩沖或雙向數(shù)據(jù)傳輸需求，有更專業(yè)的高速緩沖器（如 74LS244）或收發(fā)器（如 74LS245）可選，它們通常具有更高的驅(qū)動能力和更好的總線隔離特性。

• 專用存儲器接口芯片：在復雜的存儲器系統(tǒng)中，可能會使用專門的存儲器控制器芯片來處理地址鎖存、數(shù)據(jù)緩沖和時序管理，而非簡單的通用邏輯芯片。

然而，對于簡單的、低成本、或在教育、實驗等場景下，74LS373 依然是理解數(shù)字邏輯和構(gòu)建基礎(chǔ)電路的優(yōu)秀選擇。它簡單直觀，易于理解和使用。

8. 總結(jié)

74LS373 作為一款經(jīng)典的八路三態(tài) D 型透明鎖存器，在數(shù)字電路設(shè)計中發(fā)揮著不可替代的作用。其核心功能在于對數(shù)據(jù)的透明傳輸、鎖存和三態(tài)輸出控制，這使其在數(shù)據(jù)緩沖、地址鎖存、外設(shè)擴展以及總線接口等領(lǐng)域具有廣泛應用。深入理解 74LS373 的引腳功能、工作原理、時序要求以及與外部電路的接口方法，是成功設(shè)計和調(diào)試數(shù)字系統(tǒng)的基礎(chǔ)。

盡管面對更先進的可編程邏輯器件的挑戰(zhàn)，74LS373 依然憑借其簡潔、高效和經(jīng)濟的特性，在許多傳統(tǒng)和基礎(chǔ)數(shù)字電路設(shè)計中保持著重要的地位。掌握其使用方法，將有助于您更好地理解和構(gòu)建各種數(shù)字系統(tǒng)。通過本篇的詳細闡述，希望能為您提供一個全面而深入的 74LS373 知識體系，助力您的學習與實踐。