74LS373：八路三態(tài)D型鎖存器詳細(xì)解析

74LS373是一款高性能的八路三態(tài)D型透明鎖存器，屬于TTL（晶體管-晶體管邏輯）家族的低功耗肖特基（LS）系列。它廣泛應(yīng)用于各種數(shù)字系統(tǒng)中，特別是在需要數(shù)據(jù)緩沖、電平轉(zhuǎn)換或總線隔離的場(chǎng)合。其核心功能是實(shí)現(xiàn)數(shù)據(jù)的高速存儲(chǔ)與輸出控制，通過(guò)其獨(dú)特的三態(tài)輸出功能，使其在數(shù)據(jù)總線應(yīng)用中表現(xiàn)出色。

1. 概述與基本功能

74LS373集成了八個(gè)獨(dú)立的D型鎖存器，每個(gè)鎖存器能夠存儲(chǔ)一位二進(jìn)制數(shù)據(jù)。這些鎖存器共用一個(gè)鎖存使能（LE）輸入和一個(gè)輸出使能（OE）輸入。當(dāng)鎖存使能（LE）為高電平時(shí)，鎖存器對(duì)輸入數(shù)據(jù)透明，即輸出Q會(huì)直接跟隨輸入D的變化。當(dāng)LE變?yōu)榈碗娖胶?，?shù)據(jù)將被鎖存在鎖存器中，此時(shí)輸入D的變化將不再影響輸出Q。

其“三態(tài)”輸出是74LS373的一個(gè)關(guān)鍵特性。三態(tài)輸出意味著輸出端除了高電平（邏輯1）和低電平（邏輯0）之外，還存在第三種狀態(tài)：高阻態(tài)（High-Impedance State）。當(dāng)輸出使能（OE）為高電平時(shí)，芯片的輸出端進(jìn)入高阻態(tài)，此時(shí)輸出引腳與電路斷開，不吸收也不提供電流，這使得多個(gè)器件可以共享同一條數(shù)據(jù)總線，而不會(huì)互相干擾。當(dāng)OE為低電平時(shí)，輸出端處于正常工作狀態(tài)，根據(jù)鎖存的數(shù)據(jù)輸出高電平或低電平。這種能力在多路復(fù)用總線系統(tǒng)中至關(guān)重要，它允許在特定時(shí)間只有一路設(shè)備驅(qū)動(dòng)總線，其他設(shè)備則保持高阻狀態(tài)，從而避免總線沖突。

2. 引腳配置與功能描述

74LS373通常采用20引腳的雙列直插封裝（DIP）或表面貼裝封裝（SOP）。以下是其主要引腳的功能描述：

• 1D - 8D (數(shù)據(jù)輸入): 這八個(gè)引腳是數(shù)據(jù)輸入端，對(duì)應(yīng)八個(gè)獨(dú)立的D型鎖存器。當(dāng)鎖存使能（LE）為高電平時(shí)，數(shù)據(jù)從這些引腳輸入并傳遞到對(duì)應(yīng)的輸出端。

• 1Q - 8Q (數(shù)據(jù)輸出): 這八個(gè)引腳是數(shù)據(jù)輸出端。它們會(huì)根據(jù)鎖存器中的數(shù)據(jù)以及輸出使能（OE）的狀態(tài)來(lái)輸出高電平、低電平或高阻態(tài)。

• LE (Latch Enable/鎖存使能): 這是一個(gè)重要的控制輸入。當(dāng)LE為高電平（H）時(shí)，鎖存器是透明的，Q輸出跟隨D輸入。當(dāng)LE從高電平變?yōu)榈碗娖剑ㄏ陆笛兀r(shí)，D輸入的數(shù)據(jù)被鎖存，Q輸出保持鎖存的數(shù)據(jù)，不再受D輸入變化的影響。

• OE (Output Enable/輸出使能): 這也是一個(gè)重要的控制輸入。當(dāng)OE為低電平（L）時(shí)，輸出Q處于活動(dòng)狀態(tài)，正常輸出鎖存的數(shù)據(jù)。當(dāng)OE為高電平（H）時(shí)，輸出Q進(jìn)入高阻態(tài)，相當(dāng)于與總線斷開。

• VCC (電源): 接5V正電源。

• GND (地): 接地。

理解這些引腳的功能對(duì)于正確使用74LS373至關(guān)重要。LE控制數(shù)據(jù)何時(shí)被“捕捉”并存儲(chǔ)，而OE則控制何時(shí)這些存儲(chǔ)的數(shù)據(jù)可以被“釋放”到總線上。

3. 工作原理詳解

74LS373的核心工作原理基于D型觸發(fā)器或鎖存器的設(shè)計(jì)。在內(nèi)部，每個(gè)D型鎖存器由一系列門電路（如NAND門或NOR門）組成，這些門電路協(xié)同工作以實(shí)現(xiàn)數(shù)據(jù)存儲(chǔ)和控制功能。

3.1. 鎖存操作

當(dāng)LE引腳處于高電平狀態(tài)時(shí)，內(nèi)部的門電路配置成“直通”模式，使得輸入D的數(shù)據(jù)可以直接傳輸?shù)綄?duì)應(yīng)的Q輸出端。這意味著，只要LE是高電平，Q輸出就會(huì)實(shí)時(shí)反映D輸入的任何變化。這種狀態(tài)被稱為“透明”模式。

當(dāng)LE從高電平轉(zhuǎn)換到低電平時(shí)，鎖存器捕獲并存儲(chǔ)住LE下降沿到來(lái)瞬間D輸入上的數(shù)據(jù)。一旦數(shù)據(jù)被鎖存，即使D輸入隨后發(fā)生變化，Q輸出也會(huì)保持不變，直到LE再次變?yōu)楦唠娖交蛘咝酒瑥?fù)位。這個(gè)特性使得74LS373非常適合作為微處理器或控制器的數(shù)據(jù)緩沖器，在特定的時(shí)鐘周期內(nèi)捕獲數(shù)據(jù)，并在后續(xù)操作中保持這些數(shù)據(jù)。

3.2. 三態(tài)輸出控制

三態(tài)輸出功能由OE引腳控制。當(dāng)OE為低電平時(shí)，輸出緩沖器被激活，允許鎖存器內(nèi)部存儲(chǔ)的數(shù)據(jù)驅(qū)動(dòng)Q輸出引腳。此時(shí)，Q輸出可以是高電平或低電平，取決于鎖存的數(shù)據(jù)。

然而，當(dāng)OE被驅(qū)動(dòng)到高電平時(shí)，輸出緩沖器被禁用，Q輸出引腳進(jìn)入高阻態(tài)。在這種狀態(tài)下，Q引腳既不輸出高電平也不輸出低電平，而是表現(xiàn)為高阻抗，有效地將芯片的輸出端從連接的總線上“斷開”。這使得多達(dá)數(shù)個(gè)甚至數(shù)十個(gè)74LS373或其他三態(tài)器件可以并聯(lián)在同一條數(shù)據(jù)總線上，只要在任何給定時(shí)刻只有一個(gè)器件的OE引腳處于低電平（即其輸出被激活），其他器件都處于高阻態(tài)，就可以避免總線沖突，實(shí)現(xiàn)數(shù)據(jù)的多路復(fù)用傳輸。

4. 電氣特性與操作條件

為了確保74LS373的穩(wěn)定可靠運(yùn)行，需要了解其關(guān)鍵的電氣特性和操作條件。這些參數(shù)通常在數(shù)據(jù)手冊(cè)中詳細(xì)列出，以下是一些常見的示例：

4.1. 供電電壓（VCC）

• 推薦工作電壓: 4.75V 至 5.25V (典型值為5V)。超出此范圍可能導(dǎo)致芯片功能異?；蛴谰脫p壞。

4.2. 輸入電壓與電流

• 高電平輸入電壓（VIH）: 最小2V。

• 低電平輸入電壓（VIL）: 最大0.8V。

• 高電平輸入電流（IIH）: 通常在幾十微安到幾百微安。

• 低電平輸入電流（IIL）: 通常在幾百微安到幾個(gè)毫安。

4.3. 輸出電壓與電流

• 高電平輸出電壓（VOH）: 最小2.4V (在指定輸出灌電流下)。

• 低電平輸出電壓（VOL）: 最大0.4V (在指定輸出拉電流下)。

• 高電平輸出電流（IOH）: 通常為-0.4mA（灌電流）。

• 低電平輸出電流（IOL）: 通常為8mA或16mA（拉電流）。

4.4. 傳輸延遲時(shí)間（Propagation Delay Time）

傳輸延遲時(shí)間是信號(hào)從輸入端到達(dá)輸出端所需的時(shí)間，是衡量芯片速度的關(guān)鍵指標(biāo)。

• 從D到Q的延遲（tPLH/tPHL）: 通常在10ns到20ns之間，具體取決于負(fù)載和溫度。

• 從LE到Q的延遲（tPLH/tPHL）: 類似地，也是在10ns到20ns之間。

• 從OE到Q的使能/去使能延遲（tPZL/tPZH/tPLZ/tPHZ）: 這些延遲描述了輸出從高阻態(tài)到活動(dòng)狀態(tài)或從活動(dòng)狀態(tài)到高阻態(tài)的時(shí)間，通常在20ns到40ns之間。

4.5. 功耗

• 靜態(tài)功耗（ICC）: 芯片在不切換狀態(tài)時(shí)的電流消耗，通常在幾十毫安。

• 動(dòng)態(tài)功耗: 芯片在進(jìn)行數(shù)據(jù)切換時(shí)，功耗會(huì)隨頻率增加。

這些參數(shù)對(duì)于設(shè)計(jì)者來(lái)說(shuō)非常重要，它們決定了74LS373能否與系統(tǒng)中的其他組件兼容，以及其在特定應(yīng)用中的性能表現(xiàn)。例如，VOH和VOL確保了芯片輸出的邏輯電平能被后續(xù)電路正確識(shí)別；而傳輸延遲時(shí)間則決定了系統(tǒng)能運(yùn)行的最高時(shí)鐘頻率。

5. 應(yīng)用場(chǎng)景

74LS373的通用性和高性能使其在許多數(shù)字系統(tǒng)中都有廣泛的應(yīng)用，以下是一些典型的應(yīng)用場(chǎng)景：

5.1. 數(shù)據(jù)緩沖器和寄存器

這是74LS373最常見的用途之一。在微處理器或微控制器系統(tǒng)中，它可以用作端口擴(kuò)展，緩沖CPU與外設(shè)之間的數(shù)據(jù)，以解決速度不匹配的問(wèn)題。例如，CPU可能以高速率輸出數(shù)據(jù)，但外設(shè)接收數(shù)據(jù)需要一定的時(shí)間，74LS373可以在CPU輸出數(shù)據(jù)后將其鎖存，允許CPU繼續(xù)執(zhí)行其他任務(wù)，而外設(shè)則可以從74LS373的輸出端緩慢地讀取數(shù)據(jù)。

5.2. 總線隔離與驅(qū)動(dòng)

在復(fù)雜的數(shù)字系統(tǒng)中，不同的模塊可能工作在不同的電壓域或需要隔離以防止互相干擾。74LS373的三態(tài)輸出特性使其成為理想的總線隔離器件。當(dāng)需要隔離時(shí)，將OE置高，74LS373的輸出端進(jìn)入高阻態(tài)，從而斷開與總線的連接。當(dāng)需要數(shù)據(jù)傳輸時(shí)，將OE置低，數(shù)據(jù)便可以通過(guò)。

此外，它還可以作為總線驅(qū)動(dòng)器，增強(qiáng)數(shù)據(jù)總線的驅(qū)動(dòng)能力。當(dāng)微控制器或ASIC的I/O引腳驅(qū)動(dòng)能力不足以驅(qū)動(dòng)多路負(fù)載時(shí)，可以通過(guò)74LS373來(lái)提供更高的電流驅(qū)動(dòng)能力。

5.3. 多路復(fù)用器/解復(fù)用器

雖然不是專門的多路復(fù)用器，但通過(guò)巧妙的控制OE引腳，多個(gè)74LS373可以協(xié)同工作，實(shí)現(xiàn)數(shù)據(jù)的多路復(fù)用。例如，在分時(shí)復(fù)用的顯示系統(tǒng)中，可以利用74LS373來(lái)控制不同顯示段的數(shù)據(jù)輸出。

5.4. 地址鎖存

在許多微處理器架構(gòu)中（如早期的Intel 8086/8088），地址線和數(shù)據(jù)線是分時(shí)復(fù)用的。在地址周期，總線上傳輸?shù)刂沸畔?，這時(shí)就需要一個(gè)鎖存器來(lái)捕獲地址信息并將其保持住，以便在隨后的數(shù)據(jù)周期中總線可以傳輸數(shù)據(jù)。74LS373是這種地址鎖存應(yīng)用的理想選擇。在地址周期內(nèi)，將LE置高以捕獲地址，然后將LE置低以鎖存地址，從而使地址在整個(gè)內(nèi)存訪問(wèn)周期內(nèi)保持有效。

5.5. 狀態(tài)機(jī)與序列器

在一些簡(jiǎn)單的狀態(tài)機(jī)或序列器設(shè)計(jì)中，74LS373可以用于存儲(chǔ)當(dāng)前狀態(tài)或控制信號(hào)。通過(guò)與門邏輯、計(jì)數(shù)器等器件配合，可以構(gòu)建出復(fù)雜的數(shù)字控制電路。

6. 與其他邏輯器件的比較

在數(shù)字邏輯家族中，有許多功能相似但特性不同的器件。與74LS373最常拿來(lái)比較的包括：

• 74LS273 (八路D型觸發(fā)器): 74LS273是同步的D型觸發(fā)器，它在時(shí)鐘（CLK）的上升沿鎖存數(shù)據(jù)。與74LS373的透明鎖存器不同，74LS273沒有透明模式，其輸出只在時(shí)鐘沿觸發(fā)時(shí)更新。74LS273更適用于需要嚴(yán)格同步數(shù)據(jù)更新的場(chǎng)合。

• 74LS374 (八路D型邊沿觸發(fā)器，帶三態(tài)輸出): 74LS374的功能與74LS273類似，也是邊沿觸發(fā)的，但在時(shí)鐘上升沿鎖存數(shù)據(jù)，并且具有三態(tài)輸出。它與74LS373的主要區(qū)別在于觸發(fā)方式：74LS373是透明鎖存器（電平觸發(fā)），而74LS374是邊沿觸發(fā)器。選擇哪種器件取決于應(yīng)用中數(shù)據(jù)同步和透明性的具體要求。

• 74LS244/245 (八路三態(tài)緩沖器/收發(fā)器): 這些器件是純粹的緩沖器或收發(fā)器，不具備鎖存功能。它們主要用于增強(qiáng)驅(qū)動(dòng)能力或?qū)崿F(xiàn)雙向數(shù)據(jù)傳輸。如果只需要簡(jiǎn)單的總線隔離或驅(qū)動(dòng)，而不需要數(shù)據(jù)存儲(chǔ)，那么244/245系列會(huì)是更簡(jiǎn)單的選擇。

選擇合適的邏輯器件需要根據(jù)具體的設(shè)計(jì)需求來(lái)權(quán)衡，包括是需要電平觸發(fā)還是邊沿觸發(fā)、是否需要三態(tài)輸出、以及對(duì)速度和功耗的要求。

7. 設(shè)計(jì)注意事項(xiàng)

在使用74LS373進(jìn)行電路設(shè)計(jì)時(shí)，有一些重要的注意事項(xiàng)需要牢記，以確保電路的穩(wěn)定性和可靠性：

7.1. 電源去耦

在VCC和GND引腳之間，應(yīng)盡可能靠近芯片放置一個(gè)0.1μF的陶瓷去耦電容。這個(gè)電容可以有效濾除電源線上的高頻噪聲，并為芯片在快速開關(guān)時(shí)提供瞬時(shí)電流，從而防止電源電壓波動(dòng)導(dǎo)致邏輯錯(cuò)誤或不穩(wěn)定的輸出。

7.2. 未使用引腳處理

對(duì)于未使用的輸入引腳，應(yīng)將其連接到VCC（通過(guò)適當(dāng)?shù)南蘖麟娮瑁┗騁ND，而不是懸空。懸空的TTL輸入引腳容易受到噪聲干擾，并可能被解釋為不確定的邏輯狀態(tài)，從而導(dǎo)致芯片行為異?；蛟黾庸?。未使用的輸出引腳可以懸空。

7.3. 負(fù)載匹配

確保74LS373的輸出驅(qū)動(dòng)能力（IOH和IOL）足以驅(qū)動(dòng)所連接的負(fù)載。如果負(fù)載過(guò)大，可能導(dǎo)致輸出電壓達(dá)不到標(biāo)準(zhǔn)的TTL高電平（VOH）或低電平（VOL）要求，從而影響后續(xù)電路的正常工作?？梢圆殚啍?shù)據(jù)手冊(cè)中的輸出電流能力和扇出系數(shù)。

7.4. 時(shí)序考量

在涉及鎖存使能（LE）和輸出使能（OE）信號(hào)的切換時(shí)，必須嚴(yán)格遵守?cái)?shù)據(jù)手冊(cè)中規(guī)定的建立時(shí)間（tSU）、保持時(shí)間（tH）和傳輸延遲時(shí)間。不滿足這些時(shí)序要求可能導(dǎo)致數(shù)據(jù)無(wú)法正確鎖存或輸出不穩(wěn)定。例如，在LE從高電平到低電平的下降沿，D輸入的數(shù)據(jù)必須在下降沿之前保持穩(wěn)定（建立時(shí)間）并在下降沿之后保持穩(wěn)定（保持時(shí)間）。

7.5. 總線競(jìng)爭(zhēng)

在使用三態(tài)輸出時(shí)，必須確保在任何給定時(shí)刻只有一路器件的輸出使能（OE）是激活的（低電平），驅(qū)動(dòng)總線。如果多于一路器件同時(shí)驅(qū)動(dòng)總線，就會(huì)發(fā)生總線競(jìng)爭(zhēng)，導(dǎo)致電流過(guò)大、芯片損壞或數(shù)據(jù)沖突。通常通過(guò)解碼器或多路選擇器來(lái)精確控制各個(gè)OE引腳的狀態(tài)。

8. 總結(jié)

74LS373作為一款經(jīng)典的八路三態(tài)D型透明鎖存器，在數(shù)字電子領(lǐng)域扮演著重要的角色。其獨(dú)特的透明鎖存功能和強(qiáng)大的三態(tài)輸出能力，使其成為數(shù)據(jù)緩沖、總線隔離、地址鎖存以及各種通用數(shù)字邏輯應(yīng)用的首選器件。深入理解其工作原理、引腳功能、電氣特性和應(yīng)用注意事項(xiàng)，對(duì)于設(shè)計(jì)和調(diào)試穩(wěn)定可靠的數(shù)字系統(tǒng)至關(guān)重要。盡管現(xiàn)代FPGA和微控制器集成了更多的功能，但像74LS373這樣的通用邏輯芯片因其簡(jiǎn)單、可靠和成本效益高，在許多傳統(tǒng)和新興的電子設(shè)計(jì)中仍然發(fā)揮著不可替代的作用。