一、引言

數(shù)字通信系統(tǒng)中，接收端需要產(chǎn)生與發(fā)送基帶信號(hào)速率相同，相位與最佳判決時(shí)刻一致的定時(shí)脈沖序列，這一過程稱為位同步。常見的位同步方法包括濾波法和鑒相法，其中鑒相法最為常用，包括鎖相法和內(nèi)插法。鎖相法采用傳統(tǒng)鎖相環(huán)，需要不斷調(diào)整本地時(shí)鐘的頻率和相位，不適合寬速率范圍的基帶碼元同步。而內(nèi)插法則利用數(shù)字信號(hào)的內(nèi)插原理，通過計(jì)算直接得到最佳判決點(diǎn)的值和相位。Gardner算法即是基于內(nèi)插法的原理，通過定時(shí)環(huán)路調(diào)整內(nèi)插計(jì)算的參數(shù)，從而跟蹤和鎖定位同步信號(hào)。

二、Gardner算法原理及改進(jìn)

Gardner算法通過定時(shí)環(huán)路調(diào)整內(nèi)插計(jì)算的參數(shù)，從而跟蹤和鎖定位同步信號(hào)。該算法的優(yōu)點(diǎn)在于不需要改變本地采樣時(shí)鐘，可以適應(yīng)較寬速率范圍內(nèi)的基帶信號(hào)。然而，傳統(tǒng)Gardner算法在某些方面存在不足，如定時(shí)誤差檢測(cè)時(shí)需要信號(hào)中存在判定信息，并且對(duì)載波相位偏差敏感。因此，需要對(duì)傳統(tǒng)Gardner算法進(jìn)行改進(jìn)。

改進(jìn)后的Gardner算法采用GA-TED（Gardner Timing Error Detection）算法，其優(yōu)點(diǎn)是不需要預(yù)知判定信息，且獨(dú)立于載波同步，并且適合FPGA實(shí)現(xiàn)。此外，改進(jìn)后的算法還提高了抗自噪聲能力，降低了對(duì)本地時(shí)鐘的要求。

三、FPGA實(shí)現(xiàn)方案

1. 主控芯片型號(hào)及作用

在設(shè)計(jì)基于FPGA的通用位同步器時(shí)，選擇合適的主控芯片至關(guān)重要。以下是一些常用的FPGA芯片型號(hào)及其在設(shè)計(jì)中的作用：

• Altera Stratix II系列：如EP2S60F1020C3N，該系列FPGA具有高性能、低功耗和豐富的I/O資源，適用于高速數(shù)據(jù)處理和復(fù)雜算法實(shí)現(xiàn)。在設(shè)計(jì)通用位同步器時(shí)，可以利用其高速處理能力和豐富的邏輯資源來實(shí)現(xiàn)內(nèi)插濾波器、定時(shí)誤差檢測(cè)、環(huán)路濾波器和內(nèi)部控制器等關(guān)鍵模塊。

• Xilinx Virtex系列：如XC5VLX330T-FF1156，該系列FPGA具有高性能、高可靠性和可編程性，適用于高性能計(jì)算和通信應(yīng)用。在設(shè)計(jì)通用位同步器時(shí)，可以利用其強(qiáng)大的邏輯資源和豐富的接口資源來實(shí)現(xiàn)復(fù)雜的同步算法和高速數(shù)據(jù)處理。

• Intel Cyclone系列：如10CL016YU256C8G，該系列FPGA具有低成本、高性能和易于編程的特點(diǎn)，適用于各種嵌入式應(yīng)用。在設(shè)計(jì)通用位同步器時(shí)，可以利用其低成本和易于編程的特點(diǎn)來實(shí)現(xiàn)基本的同步功能和數(shù)據(jù)處理。

這些FPGA芯片型號(hào)在設(shè)計(jì)中具有不同的作用，如提供高速數(shù)據(jù)處理能力、豐富的邏輯資源和接口資源等，從而滿足通用位同步器的設(shè)計(jì)要求。

2. 模塊詳細(xì)設(shè)計(jì)

基于FPGA的通用位同步器設(shè)計(jì)方案包括多個(gè)關(guān)鍵模塊，如內(nèi)插濾波器、定時(shí)誤差檢測(cè)、環(huán)路濾波器和內(nèi)部控制器等。以下是對(duì)這些模塊的詳細(xì)設(shè)計(jì)：

• 內(nèi)插濾波器設(shè)計(jì)：內(nèi)插濾波器是完成算法的核心，它根據(jù)內(nèi)插參數(shù)實(shí)時(shí)計(jì)算最佳判決點(diǎn)的內(nèi)插值。本設(shè)計(jì)采用基于4點(diǎn)分段拋物線多項(xiàng)式的Farrow結(jié)構(gòu)實(shí)現(xiàn)內(nèi)插濾波器，該結(jié)構(gòu)由1個(gè)移位器、5個(gè)觸發(fā)器、8個(gè)相加器和2個(gè)乘法器組成，比直接型FIR節(jié)省資源。輸入的8位數(shù)據(jù)經(jīng)過計(jì)算后得到10位的內(nèi)插值輸出。

• 定時(shí)誤差檢測(cè)設(shè)計(jì)：定時(shí)誤差檢測(cè)采用GA-TED算法，該算法每個(gè)符號(hào)周期只需要兩個(gè)插值，每個(gè)碼元周期輸出一個(gè)誤差信號(hào)。FPGA實(shí)現(xiàn)時(shí)，為避免乘法運(yùn)算，采用y(n)和y(n-1)的符號(hào)來代替實(shí)際值來計(jì)算誤差信息。TED程序在1 Ti的時(shí)鐘控制下進(jìn)行運(yùn)算，最終得到29位誤差數(shù)據(jù)，并以1 T的速率即碼元速率輸出至環(huán)路濾波器電路。

• 環(huán)路濾波器設(shè)計(jì)：環(huán)路濾波器采用二階數(shù)字濾波器，并且開放濾波器參數(shù)（C1, C2）和使能（c_en）端口，當(dāng)碼元速率變化時(shí)，通過外部控制器來改變參數(shù)，實(shí)現(xiàn)濾波器的通用性。濾波器結(jié)構(gòu)中的參數(shù)如Ko、Kd為環(huán)路增益，ζ為阻尼系數(shù)，T為采樣時(shí)間間隔，ωn為無阻尼振蕩頻率。

• 內(nèi)部控制器設(shè)計(jì)：內(nèi)部控制器根據(jù)定時(shí)誤差信息，調(diào)整插值頻率1 Ti和誤差間隔μk，并輸出位同步脈沖BS。它包含NCO（Numerically Controlled Oscillator）和誤差間隔計(jì)算兩部分。內(nèi)部控制器的設(shè)計(jì)需要考慮到其穩(wěn)定性和響應(yīng)速度，以確保位同步器的性能。

3. 外部控制器接口及時(shí)序電路設(shè)計(jì)

外部控制器接口用于將外部控制器送來的控制信號(hào)、地址信號(hào)和數(shù)據(jù)信號(hào)轉(zhuǎn)換為FPGA內(nèi)分頻器、環(huán)路濾波器和NCO的使能信號(hào)和參數(shù)，實(shí)現(xiàn)對(duì)位同步器各參數(shù)的設(shè)置。時(shí)序電路設(shè)計(jì)需要確保各模塊之間的時(shí)序關(guān)系正確，以避免亞穩(wěn)態(tài)等問題。

4. 仿真與驗(yàn)證

在設(shè)計(jì)完成后，需要進(jìn)行仿真與驗(yàn)證以確保設(shè)計(jì)的正確性?？梢圆捎肕atlab對(duì)算法進(jìn)行理論仿真，輸入采樣值x(m)為[-1,1]之間的隨機(jī)碼，采樣頻率上限為20 MHz，令碼元速率分別為2 Kb/s、600 Kb/s、10 Mb/s等。在Quartus下對(duì)本設(shè)計(jì)進(jìn)行仿真，基帶信號(hào)采用M序列，由FPGA生成，令基帶碼速率分別為2 Kb/s、600 Kb/s、1 Mb/s等，同時(shí)分頻器、NCO及環(huán)路濾波器參數(shù)也做相應(yīng)設(shè)置。通過仿真結(jié)果可以驗(yàn)證設(shè)計(jì)的正確性和性能。

四、結(jié)論

本文提出了一種基于FPGA的通用位同步器的設(shè)計(jì)方案。該設(shè)計(jì)方案中的同步器在傳統(tǒng)Gardner算法的基礎(chǔ)上進(jìn)行了改進(jìn)，其中內(nèi)插濾波器采用Farrow結(jié)構(gòu)，定時(shí)誤差檢測(cè)采用GA-TED算法，環(huán)路濾波器和內(nèi)部控制器參數(shù)可由外部控制器設(shè)置，因而實(shí)現(xiàn)了較寬速率范圍內(nèi)基帶碼元的位同步。仿真結(jié)果表明，該方案占用FPGA資源較少，并且在實(shí)際應(yīng)用中具有可靠有效性。

通過選擇合適的FPGA芯片型號(hào)，如Altera Stratix II系列、Xilinx Virtex系列和Intel Cyclone系列等，可以滿足通用位同步器的設(shè)計(jì)要求。這些FPGA芯片型號(hào)提供了高速數(shù)據(jù)處理能力、豐富的邏輯資源和接口資源等，從而支持復(fù)雜的同步算法和高速數(shù)據(jù)處理。在設(shè)計(jì)過程中，需要詳細(xì)設(shè)計(jì)內(nèi)插濾波器、定時(shí)誤差檢測(cè)、環(huán)路濾波器和內(nèi)部控制器等關(guān)鍵模塊，并進(jìn)行仿真與驗(yàn)證以確保設(shè)計(jì)的正確性和性能。

綜上所述，基于FPGA的通用位同步器設(shè)計(jì)方案具有廣泛的應(yīng)用前景和重要的研究?jī)r(jià)值。通過不斷優(yōu)化和改進(jìn)設(shè)計(jì)方案，可以進(jìn)一步提高位同步器的性能和可靠性，滿足數(shù)字通信系統(tǒng)的需求。