我們不斷向先進(jìn)的CMOS的微縮和新存儲技術(shù)的轉(zhuǎn)型，導(dǎo)致半導(dǎo)體器件結(jié)構(gòu)的日益復(fù)雜化。例如，在3D NAND內(nèi)存中，容量的擴(kuò)展通過垂直堆棧層數(shù)的增加來實現(xiàn)，在保持平面縮放比例恒定的情況下，這帶來了更高深寬比圖形刻蝕工藝上的挑戰(zhàn)，同時將更多的階梯連接出來也更加困難。人們通過獨特的整合和圖案設(shè)計方案來解決工藝微縮帶來的挑戰(zhàn)，但又引入了設(shè)計規(guī)則方面的難題。 二維 (2D) 設(shè)計規(guī)則檢查 (DRC) 已不足以用來規(guī)范設(shè)計以達(dá)成特定性能和良率目標(biāo)的要求。同時完全依賴實驗設(shè)計 (DOE) 來進(jìn)行工藝表征和優(yōu)化也變得難以操作。以往工程師通過運用DOE實驗來節(jié)省工藝研發(fā)的成本和時間，而現(xiàn)在他們需要進(jìn)行數(shù)以百計的DOE才能達(dá)到目的，這反而需要大量的時間和物料，包括晶圓。